在國(guó)際電路與系統(tǒng)研討會(huì)（ISCAS 2026）的舞臺(tái)上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波帶來(lái)了芯片領(lǐng)域的重大突破——正式發(fā)表“韜（τ）定律”。這一創(chuàng)新成果引發(fā)了行業(yè)內(nèi)外的廣泛關(guān)注，而即將于今年秋季問(wèn)世的麒麟手機(jī)芯片，更是率先采用了邏輯折疊（LogicFolding）技術(shù)，性能實(shí)現(xiàn)了大幅提升。

何庭波的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》于當(dāng)日提交至中國(guó)科學(xué)院科技論文預(yù)發(fā)布平臺(tái)。論文深入剖析了“韜定律”，并詳細(xì)闡述了華為后續(xù)芯片研發(fā)的規(guī)劃。何庭波指出，芯片行業(yè)單純追求晶體管變小的“幾何時(shí)代”已然結(jié)束，當(dāng)前主流的“摩爾定律”也僅聚焦于時(shí)間這一維度，即集成電路上可容納的晶體管數(shù)目每18到24個(gè)月增加一倍，性能隨之提升一倍。然而，如今每層獨(dú)立優(yōu)化、時(shí)間成為剩余項(xiàng)的時(shí)代也已走到盡頭。

“韜定律”的首次生產(chǎn)規(guī)模測(cè)試選定在移動(dòng)設(shè)備領(lǐng)域。何庭波解釋道，智能手機(jī)SoC極為特殊，一塊芯片就構(gòu)成了整個(gè)系統(tǒng)。多插槽并行無(wú)法實(shí)現(xiàn)，也沒(méi)有千節(jié)點(diǎn)架構(gòu)來(lái)掩蓋慢速連接，所有性能都源自單個(gè)芯片，且功耗僅幾瓦，還受到手持設(shè)備形式因素設(shè)定的熱限制。2020年之后，當(dāng)先進(jìn)節(jié)點(diǎn)訪(fǎng)問(wèn)受限，在節(jié)點(diǎn)固定的情況下，如何在單個(gè)芯片上持續(xù)實(shí)現(xiàn)性能提升成為關(guān)鍵問(wèn)題，而邏輯折疊技術(shù)正是應(yīng)對(duì)這一挑戰(zhàn)的答案。

邏輯折疊是一種創(chuàng)新的設(shè)計(jì)方法，它將數(shù)字、模擬和存儲(chǔ)電路劃分到垂直堆疊的活動(dòng)層中，依據(jù)時(shí)間縮放原理對(duì)性能、功耗和面積進(jìn)行聯(lián)合優(yōu)化。這一技術(shù)帶來(lái)了顯著的性能提升：晶體管密度在單一世代中分階段從155 MTr/mm2提高到238 MTr/mm2，以往需要三年幾何縮放才能達(dá)到的提升幅度如今得以實(shí)現(xiàn)；SoC性能核心能效提高41%，最大時(shí)鐘頻率提升近13%；構(gòu)建在上下層之間的高速全局片上網(wǎng)絡(luò)數(shù)據(jù)路徑，使數(shù)據(jù)路徑占用面積減少55%，電源傳遞穩(wěn)定性得到提高；后硅時(shí)鐘偏移調(diào)整方案獨(dú)立貢獻(xiàn)了超過(guò)5%的SoC性能；在SRAM中，邏輯折疊縮短了關(guān)鍵路徑，降低了每比特能耗，操作頻率提高超過(guò)40%；在一個(gè)典型處理核心上，雙層折疊架構(gòu)將時(shí)鐘緩沖器數(shù)量減少50%以上，時(shí)鐘偏移減少25%，布線(xiàn)長(zhǎng)度減少約30%。

值得一提的是，這些性能提升是在固定器件節(jié)點(diǎn)上實(shí)現(xiàn)的，并非依靠新的光刻工藝步驟，而是通過(guò)在三維空間中對(duì)邏輯分布進(jìn)行拓?fù)渲亟M達(dá)成。麒麟2026中使用的邏輯折疊設(shè)計(jì)較為保守，混合鍵合間距達(dá)到1.5μm，僅針對(duì)關(guān)鍵路徑選擇性應(yīng)用折疊，而非全面應(yīng)用。即便如此，麒麟2026的CPU性能核心頻率仍提升至3.1GHz，最大時(shí)鐘頻率提升近13%。

論文還對(duì)未來(lái)十年邏輯折疊技術(shù)的發(fā)展進(jìn)行了展望。預(yù)計(jì)邏輯折疊將從局部關(guān)鍵路徑折疊發(fā)展到全規(guī)模、多層折疊，每個(gè)封裝可能包含三層、四層甚至更多活動(dòng)層。從2026年到2035年，晶體管密度有望達(dá)到400 MTr/mm2甚至更高。同時(shí)，邏輯折疊將助力麒麟芯片顯著提升CPU核心頻率，為達(dá)到4GHz及以上奠定基礎(chǔ)，且該路線(xiàn)圖在技術(shù)和成本上均具有可行性。

論文中還透露了麒麟芯片后續(xù)命名的相關(guān)信息，目前提及的有麒麟2026、2027、2028、2029，但尚不清楚這些是否為代號(hào)，也不排除麒麟芯片更改命名規(guī)則的可能性。在芯片狀態(tài)方面，除今年將發(fā)布的麒麟2026芯片外，明年的麒麟2027芯片已處于Silicon狀態(tài)，意味著有了實(shí)質(zhì)進(jìn)展；而麒麟2028、2029芯片仍處于Pre-silicon（硅前）狀態(tài)。

論文還闡述了AI芯片的未來(lái)路線(xiàn)。到2030年左右，AI加速器（昇騰SuperPoD系列，包括2025年的昇騰910C、2026年的昇騰950以及后續(xù)推出的990）將依賴(lài)多種成熟技術(shù)的組合，如芯粒（chiplets）、2.5D扇出封裝，以及通過(guò)微凸點(diǎn)和標(biāo)準(zhǔn)間距混合鍵合的3D堆疊。大約在2030年，昇騰990將在AI加速器類(lèi)別中引入邏輯折疊，硬件集成預(yù)計(jì)到2035年將提高超過(guò)100倍。