在IEEE國際電路與系統研討會（ISCAS 2026）上，華為半導體業務部總裁何庭波發表了題為《半導體新路徑探索與實踐》的主旨演講，正式提出名為“韜（τ）定律”的半導體演進新原則。這一理論以“時間縮微”取代傳統的“幾何縮微”，為行業開辟了全新的發展方向。該消息一經公布，立即在半導體領域引發廣泛關注。

何庭波在演講中指出，過去六十年，摩爾定律通過幾何尺寸的持續縮小推動了半導體技術的進步。然而，隨著單純尺寸縮小帶來的收益逐漸趨緩，這一行業“金科玉律”正面臨挑戰。當前，領先節點的單芯片設計預算已突破十億美元，單位晶體管成本也停止下降。在此背景下，華為提出以時間常數τ為核心的“韜定律”，試圖通過優化系統響應時間而非物理尺寸，重新定義半導體技術的發展路徑。

根據華為提交至中國科學院科技論文預發布平臺的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》，“韜定律”將單一特征時間常數τ作為跨越十二個數量級的統一優化目標，涵蓋從單個晶體管開關到數據中心工作負載的整個計算棧。這一理論通過構建器件、電路、芯片、系統四層的協同優化體系，實現了從物理底層到系統架構的全面突破。例如，在器件層，通過優化晶體管電阻和寄生電容壓縮時間常數；在電路層，引入“邏輯折疊”技術縮短信號傳播距離；在芯片層，采用全棧軟硬芯協同設計；在系統層，通過內存語義統一總線架構和近封裝光學I/O重構互聯協議。

何庭波團隊用城市規劃的比喻解釋這一理論：傳統摩爾定律如同不斷縮小房屋面積以容納更多人口，而“韜定律”則通過優化道路布局、減少繞行、建設立交橋來提升整體效率。這種思路的轉變，為半導體技術發展提供了全新的視角。

“韜定律”并非停留在理論層面。華為過去六年已基于這一思路設計并量產了381款芯片，覆蓋通信、計算、終端和車載等多個領域。論文披露了兩項關鍵驗證成果：一款移動SoC通過邏輯折疊技術，在固定器件節點下實現了晶體管密度55%的提升和功耗效率41%的優化；在AI系統方面，由內存語義統一總線、近封裝光學I/O和邊到面3D折疊技術組成的協同設計棧，預計到2035年可實現硬件集成度超過100倍的增長。

即將于2026年秋季發布的麒麟芯片，是邏輯折疊技術的首次完整應用。量測數據顯示，該芯片在固定工藝節點下，晶體管密度從每平方毫米155兆顆躍升至238兆顆，增幅達55%；性能核功耗效率提升41%，最高主頻提升近13%，CPU主核頻率恢復至3.1GHz。SRAM工作頻率提升超過40%，時鐘緩沖數量減少逾50%，時鐘偏斜降低25%。華為表示，這一實現版本“刻意保守”，預計到2031年，高端芯片晶體管密度可達每平方毫米400兆顆，對標1.4納米制程水平。

在AI加速器領域，昇騰990計劃于2030年前后引入邏輯折疊技術，配合近封裝光學I/O等技術，預計到2035年硬件集成度將增長100倍以上。這些進展表明，“韜定律”不僅適用于通用計算芯片，也為專用加速器的發展提供了新方向。

IEEE國際電路與系統研討會是全球電路與系統領域研究者的首要論壇，此次ISCAS 2026以“邁向智能社會的電路與系統”為主題，聚焦電路、系統與人工智能的交叉創新。“韜定律”的提出，標志著中國半導體產業從技術跟隨邁向理論引領的重要一步。傳統半導體產業過度依賴前道制造環節，而“韜定律”將價值重心分散到封裝、互連、存儲和系統架構等領域，為難以獲取最先進光刻設備的機構提供了另一條發展路徑。

隨著“韜定律”的推廣，芯片競爭的邏輯正從單一工藝節點追趕轉向系統級架構創新。企業可能不再一味追求最先進工藝，而是轉向“成熟工藝+系統級創新”的綜合能力競爭。這一轉變將重塑產業鏈價值分配，封裝、互連和EDA工具等環節的重要性顯著提升，晶圓代工領域的龍頭效應可能被削弱，更多設計公司和系統廠商將通過架構創新參與競爭。在當前全球半導體封鎖不斷升級的背景下，“韜定律”的提出展現了通過理論創新突破物理限制的務實智慧。