在2026國際電路與系統(tǒng)研討會上，華為董事、半導體業(yè)務部總裁何庭波正式對外公布了一項具有里程碑意義的創(chuàng)新成果——“韜(τ)定律”。這一突破性理論為后摩爾時代的芯片設計開辟了全新路徑，標志著半導體技術發(fā)展進入了一個新的階段。

據(jù)何庭波介紹，華為早在2019年就成立了規(guī)模達數(shù)萬人的“莫邪”專項工作組，專注于韜定律的研發(fā)與應用。經(jīng)過七年的不懈努力，團隊已成功完成381款芯片的設計與量產(chǎn)工作。這些芯片突破了傳統(tǒng)制程的限制，通過時間維度的優(yōu)化和邏輯折疊技術，重構(gòu)了信息處理路徑，實現(xiàn)了性能與集成密度的顯著提升。

韜定律的核心創(chuàng)新在于其獨特的邏輯折疊設計范式。與傳統(tǒng)芯片設計將粗粒度模塊拆分到不同芯粒進行堆疊的方式不同，該技術將同一模塊的邏輯細化至標準單元級別，并采用垂直分布與微米/亞微米級混合鍵合技術，在垂直方向直接打通關鍵路徑。這種設計大幅縮短了互連距離，有效提升了系統(tǒng)整體效率。

這一革命性設計對電子設計自動化（EDA）工具提出了全新挑戰(zhàn)。北京大學集成電路學院迅速響應，針對邏輯折疊需求研發(fā)出“真3D”EDA工具原型。該工具突破了傳統(tǒng)“贗3D”技術的局限，支持完整三維空間協(xié)同優(yōu)化，能夠?qū)崿F(xiàn)跨芯粒邏輯自由分配與聯(lián)合熱優(yōu)化，設計容量可覆蓋千萬級實例。

測試數(shù)據(jù)顯示，相比傳統(tǒng)方案，北大研發(fā)的“真3D”EDA工具使線長平均縮減約30%，建立時間（WNS）改善約6%，總負時差（TNS）改善約12%，同時將芯片峰值溫度降低3%以上。目前該工具已完成工業(yè)級設計驗證，未來將擴展至多芯粒堆疊與異構(gòu)集成場景，為3D芯片設計補齊關鍵技術環(huán)節(jié)。

何庭波強調(diào)，華為將持續(xù)深化韜定律的應用研究，未來5至10年將沿此技術方向加速推進，保持在全球半導體領域的技術領先優(yōu)勢。這項創(chuàng)新不僅為突破摩爾定律極限提供了中國方案，更為全球芯片產(chǎn)業(yè)發(fā)展注入了新的活力。