在國際電路與系統(tǒng)研討會（ISCAS）的舞臺上，華為半導(dǎo)體團(tuán)隊負(fù)責(zé)人何庭波正式提出“韜（τ）定律”，為半導(dǎo)體行業(yè)帶來一場理念革新。這一以時間常數(shù)τ（tau）為核心的新scaling原則，宣告摩爾定律的幾何縮放時代正式落幕，未來五十年產(chǎn)業(yè)競爭規(guī)則將迎來重塑。
支撐韜定律的，是華為半導(dǎo)體團(tuán)隊六年間量產(chǎn)的381顆芯片。這些芯片覆蓋移動終端、AI加速器、汽車電子、工業(yè)與基礎(chǔ)設(shè)施五大領(lǐng)域，從功耗僅數(shù)瓦的智能手機(jī)SoC到吉瓦級的AI訓(xùn)練集群，在十二個數(shù)量級的跨度中驗證了同一套方法論的普適性。何庭波在論文中指出，摩爾定律的本質(zhì)并非晶體管尺寸的縮小，而是通過縮短信號傳輸路徑壓縮時間——晶體管開關(guān)速度提升、互聯(lián)線路密度增加、集成度提高，最終目標(biāo)都是減少數(shù)據(jù)到達(dá)目的地的時間。
韜定律將這一底層邏輯顯性化，定義了貫穿晶體管、電路、芯片、系統(tǒng)四個層級的特征時間常數(shù)τ，并將系統(tǒng)性縮減τ作為統(tǒng)一優(yōu)化目標(biāo)。頻率、延遲、帶寬、吞吐量等傳統(tǒng)分散指標(biāo)首次被納入同一度量體系，工藝工程師、電路設(shè)計師、系統(tǒng)架構(gòu)師、軟件開發(fā)者得以在統(tǒng)一語言框架下協(xié)作。論文將其定位為自1974年登納德縮放理論提出以來，首個能貫穿計算架構(gòu)全鏈條的優(yōu)化原則。
登納德縮放曾通過電壓與尺寸的等比例縮減，支撐集成電路近三十年的性能功耗平衡，但在2005年前后因電壓無法繼續(xù)下降而失效，行業(yè)進(jìn)入“暗硅時代”。此后，工藝、電路、架構(gòu)、系統(tǒng)各層級各自優(yōu)化，系統(tǒng)級時序成為被動調(diào)整的殘差。韜定律試圖重建這種全棧一致性，將幾何縮放降格為縮減τ的手段之一，封裝、存儲帶寬、互聯(lián)架構(gòu)的戰(zhàn)略權(quán)重顯著提升。這意味著，即使無法獲取最先進(jìn)光刻設(shè)備，企業(yè)仍可通過優(yōu)化其他環(huán)節(jié)保持競爭力。
幾何縮放紅利的消退已成定局。2005年登納德縮放失效后，7納米節(jié)點成為臨界點：FinFET和GAA架構(gòu)雖延續(xù)了部分紅利，但速度飽和效應(yīng)使本征延遲與溝道長度的關(guān)系從二次方退化為線性，局部互連寄生參數(shù)主導(dǎo)延遲預(yù)算，2納米節(jié)點單顆芯片設(shè)計成本突破十億美元，單晶體管成本開始回升。維持五十年的“晶體管更多、成本更低”邏輯徹底瓦解。
在工藝節(jié)點凍結(jié)的約束下，華為半導(dǎo)體團(tuán)隊通過“邏輯折疊”技術(shù)實現(xiàn)性能躍升。該技術(shù)將數(shù)字、模擬和存儲電路拆分到垂直堆疊的有源層，通過超細(xì)間距混合鍵合縮短層間互聯(lián)距離。以麒麟2026芯片為例，其晶體管密度從155 MTr/mm2提升至238 MTr/mm2，漲幅達(dá)53.5%；SoC性能核能效提升41%，主頻回歸3.1 GHz；SRAM運行頻率提升超40%，單比特能耗降低；時鐘緩沖器減少50%，布線長度縮減30%。論文預(yù)測，到2031年，基于韜定律的芯片晶體管密度將突破400 MTr/mm2，達(dá)到1.4納米制程水平。
AI數(shù)據(jù)中心場景則驗證了韜定律在系統(tǒng)級的應(yīng)用。華為部署了三套協(xié)同架構(gòu)：統(tǒng)一總線（Unified Bus）用全域?qū)Φ葏f(xié)議替代傳統(tǒng)多層級協(xié)議棧，將端到端遠(yuǎn)程訪問延遲從數(shù)十微秒壓縮至100納秒；Hi-ONE光電互聯(lián)引擎提供單路8 Tb/s的封裝近距光互連帶寬，跨機(jī)柜傳輸距離從不足1米拓展至100米；三維折疊（3D Folding）將供電、存儲和光互連從芯片邊緣遷移至垂直表面，使內(nèi)存帶寬、互連和供電能力隨芯片面積按N2增長。三套架構(gòu)形成閉環(huán)，預(yù)計到2035年，硬件集成度將實現(xiàn)超100倍增長。
韜定律的野心不止于技術(shù)組合，更在于重構(gòu)產(chǎn)業(yè)協(xié)作模式。論文提出“下一美元應(yīng)跟隨τ，而非節(jié)點”，挑戰(zhàn)了以制程節(jié)點為中心的投資邏輯。其核心主張是：任何單一層級的優(yōu)化必須傳遞到系統(tǒng)τ才有意義，工藝、電路、架構(gòu)、軟件團(tuán)隊需圍繞同一目標(biāo)協(xié)同。這一原則也預(yù)示著供應(yīng)鏈權(quán)力結(jié)構(gòu)的轉(zhuǎn)變——AI算力暴漲使存儲帶寬、延遲和封裝成為瓶頸，HBM、混合鍵合、三維堆疊SRAM等技術(shù)興起，存儲和封裝廠商的話語權(quán)顯著增強(qiáng)。
盡管方向明確，韜定律仍面臨五大開放問題：現(xiàn)有EDA工具鏈無法支持三維架構(gòu)設(shè)計；晶圓間工藝偏差影響時鐘分布；混合鍵合和TSV的寄生損耗需權(quán)衡；τ作為時間準(zhǔn)則需配套能耗優(yōu)化體系；行業(yè)基準(zhǔn)測試需從單指標(biāo)升級為τ剖面評估。這些問題需全行業(yè)共同解決，何庭波在演講中呼吁開放合作：“未來屬于開放協(xié)作，我們期待與全球伙伴共同推動產(chǎn)業(yè)發(fā)展?！?/p>
