在近日舉行的國(guó)際電路系統(tǒng)研討會(huì)ISCAS 2026上，華為技術(shù)有限公司高級(jí)研究員何庭波發(fā)表了題為“半導(dǎo)體新路徑探索與實(shí)踐”的主旨演講，正式提出了指導(dǎo)半導(dǎo)體產(chǎn)業(yè)發(fā)展的全新原則——韜（τ）定律。這一創(chuàng)新性理論為半導(dǎo)體與電子系統(tǒng)的演進(jìn)提供了全新思路，引發(fā)了業(yè)界廣泛關(guān)注。

韜（τ）定律的核心在于以“時(shí)間（τ）縮微”取代傳統(tǒng)的“幾何縮微”作為半導(dǎo)體技術(shù)發(fā)展的新方向。該定律通過邏輯折疊等前沿技術(shù)，致力于持續(xù)壓縮信號(hào)傳播時(shí)延，同時(shí)提升晶體管密度，推動(dòng)半導(dǎo)體與電子系統(tǒng)實(shí)現(xiàn)跨越式發(fā)展。這一理論突破了傳統(tǒng)物理縮微的局限，為半導(dǎo)體產(chǎn)業(yè)開辟了新的發(fā)展空間。

為實(shí)現(xiàn)這一目標(biāo)，華為創(chuàng)新性地提出了“邏輯折疊（LogicFolding）”技術(shù)，并構(gòu)建了從器件到系統(tǒng)的多層級(jí)協(xié)同優(yōu)化體系。該體系以系統(tǒng)性降低時(shí)間常數(shù)τ為核心，通過優(yōu)化各層級(jí)設(shè)計(jì)，全面提升性能、能效和晶體管密度。在器件層面，通過改進(jìn)晶體管結(jié)構(gòu)和互連電阻，最大限度降低器件級(jí)時(shí)間常數(shù)；在電路層面，邏輯折疊技術(shù)突破了傳統(tǒng)平面布局的限制，顯著縮短關(guān)鍵路徑走線長(zhǎng)度，降低信號(hào)傳播的電阻和電容負(fù)載，從而大幅提升晶體管密度和電路性能。

芯片層面，華為采用全棧軟硬芯協(xié)同設(shè)計(jì)方法，結(jié)合軟件、架構(gòu)和芯片的優(yōu)化，基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的精細(xì)控制。這種方法提高了系統(tǒng)級(jí)并行度和效率，大幅縮短了端到端執(zhí)行時(shí)間。在系統(tǒng)層面，華為定義了靈衢總線，重構(gòu)了計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)了超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語(yǔ)義，顯著降低了系統(tǒng)通信時(shí)延。

據(jù)預(yù)測(cè)，基于韜（τ）定律的高端芯片技術(shù)將在未來取得重大突破。預(yù)計(jì)到2031年，這類芯片的晶體管密度將達(dá)到1.4納米制程的同等水平，標(biāo)志著半導(dǎo)體技術(shù)進(jìn)入一個(gè)全新的發(fā)展階段。這一成果不僅將推動(dòng)電子設(shè)備性能的顯著提升，也為人工智能、物聯(lián)網(wǎng)等前沿領(lǐng)域的發(fā)展提供了強(qiáng)有力的技術(shù)支撐。