在近日于上海舉辦的國際電路系統研討會（ISCAS 2026）上，華為半導體業務部總裁何庭波發表了題為《半導體新路徑探索與實踐》的演講，提出了一項可能重塑行業格局的新理論——以“時間縮微”替代“幾何縮微”的“韜定律”（Tau Scaling Law）。這一理論聚焦于通過創新技術壓縮信號傳播時延、提升晶體管密度，為半導體與電子系統的持續演進提供新方向。

“韜定律”的核心在于時間常數τ（希臘字母tau），即電路中信號電壓從充電到放電的轉換速度，其計算公式為τ=電阻R×電容C。傳統認知中，芯片的二進制信號0和1被視為瞬間切換的“非此即彼”狀態，但實際中，由于芯片和導線內部存在電阻與電容，信號變化需要經歷一個短暫過程——類似電池充電至滿才算“1”，放電至空才算“0”，而這一過程的切換時間即為τ。τ值越低，芯片處理信號的速度越快，晶體管開關頻率越高，芯片性能也就越強。

過去半個多世紀，摩爾定律主導了半導體行業的發展，通過縮小晶體管體積提升芯片性能。然而，隨著技術逼近物理極限，3nm、2nm等先進制程下，晶體管本身的延遲已微乎其微，但導線因被迫變細導致內阻升高，反而成為τ值增大的主要因素。這一變化使得單純依賴晶體管密度提升頻率的路徑愈發困難，行業亟需新的突破口。

華為提出的“韜定律”正是針對這一挑戰的回應。該理論認為，未來芯片發展的關鍵不再局限于晶體管密度，而是通過綜合手段降低τ值，從而提升頻率與效能。為此，華為提出了“邏輯折疊”（LogicFolding）技術，即通過芯片立體堆疊設計，將原本平鋪的電路轉化為3D結構，縮短信號傳輸路徑，降低電阻與寄生電容，進而優化τ延遲。這一思路與英特爾的Foveros、AMD的3D V-Cache以及臺積電的SoIC等方案異曲同工，均旨在通過立體化布局突破平面限制。

除立體堆疊外，背面供電技術（Backside Power Delivery）也成為行業共識。在5nm及以下制程中，供電網絡占用晶圓表面近40%的面積，導致信號線需反復迂回布線，進一步增加平均長度與寄生電容，加劇τ延遲問題。英特爾的PowerVia與RibbonFET晶體管技術試驗顯示，其標準單元面積利用率可超90%，顯著緩解布線壓力。華為雖未公開具體技術細節，但已明確邏輯折疊架構將供電性能納入考量，通過縮短關鍵路徑布線降低電阻與電容負載，提升晶體管密度與電路性能。

盡管ISCAS 2026聚焦理論探討，但華為已將“韜定律”轉化為實際成果。據官方披露，過去六年中，華為基于該理論設計并量產了381款芯片，覆蓋多個行業與市場。更引人注目的是，首款采用邏輯折疊技術的麒麟芯片將于今年秋季發布，預計搭載于Mate 90系列，成為華為立體堆疊方案在消費市場的首秀。華為計劃到2031年推出基于“韜定律”的高端芯片，其晶體管密度將達到等效1.4nm（14?）工藝水平，屆時“邏輯折疊+背面供電”的組合或將成為華為芯片的終極形態。

值得注意的是，“韜定律”與邏輯折疊技術的應用范圍遠不止于手機。華為電腦、電視、平板等設備所使用的芯片均與麒麟同源，這意味著新理論的突破將惠及更廣泛的消費電子領域，為整個行業的技術升級提供新思路。